根據臺積電更新的數據顯示，其先進工藝節點持續在面積和功率方面提升，但芯片速度無法再以其歷史速度推進。為了彌補這一點，臺積電更新其開發中用于加速芯片間互連的六種封裝技術。
此外，臺積電與Cadence等4家業界伙伴合作，共同支持后段芯片設計的在線服務。支持者表示，基于云端的服務將縮短時間并擴大芯片設計工具的范圍，有助于拓展正面臨摩爾定律(Moore’s Law)放緩的半導體產業。然而，他們也指出，云端設計仍處于需要設定和優化自定義平臺的早期階段。
在工藝技術方面，臺積電宣布以N7+工藝節點投片客戶芯片，該工藝節點采用可處理4層掩膜的EUV。而其N5 EUV則可提高到處理多達14層掩膜，并將在明年4月準備好進行風險試產。通過EUV技術可望減少先進設計所需的掩膜數，從而降低成本。
臺積電表示，根據采用Arm A72核心的測試，N5芯片將帶來14.7%～17.7%的速度提升，以及縮減1.8%~1.86%的占位面積。N7+工藝節點則可降低6%～12%的功率和以及提升20%的密度。然而，臺積電并未提到N7+的速度可提升多少。
目前，基于N5技術節點的芯片設計已經啟用，不過，大多數EDA工具至少要到今年11月后才能達到0.9版本的可用性。臺積電的許多基礎IP模塊已經為N5準備就緒，但包括PCIe Gen 4和USB 3.1等部分規格可能要到明年6月才能到位。
N7+技術節點采用更緊密的金屬線距，并包含一個有助于降低動態功率的單鰭庫。明年4月還將推出汽車設計版本。臺積電研究發展/設計兼技術平臺副總經理侯永清表示，N7+提供了“與N7幾乎相同的模擬性能”。
臺積電表示，N7的晶體管密度比代工廠的40nm節點更高16.8倍。遺憾的是，更先進工藝帶來的成本也在水漲船高。據消息來源之一指出，N5設計的總成本包括人工和IP授權費用約高達2億至2.5億美元，較目前7nm芯片所需要的1.5億美元更大幅上漲。
7nm占比將持續攀升
作為代工行業的執牛耳者，臺積電的7nm工藝正如火如荼。即便有中美貿易戰、挖礦需求衰退、智能手機銷量低迷等因素影響，7nm也將幫助臺積電在第三季度達成創紀錄的收入之后，第四季度繼續創造新高。
同時，盡管傳聞蘋果砍掉了一部分A12處理器訂單，臺積電仍然預計到明年會有100多款基于7nm、7nm EUV極紫外光刻工藝的芯片完成流片，在今年50款的基礎上翻一番還多，其中不乏華為麒麟、高通、AMD、NVIDIA、Xillinx這樣得到大客戶。
因此，臺積電對于7nm工藝未來幾年的前景非常樂觀，預計相關年收入可以穩定達到100-120億美元，在今年第四季度為臺積電貢獻晶圓收入的20%以上，全年比例則可接近10%，明年全年則能超過20%。。臺積電強調，明年移動設備、高速運算電腦、車用半導體和物聯網四大平臺全都成長，其中，營收占比達五成的移動設備芯片，今年營收負成長，但明年將重拾強勁成長動能，估計年增率可接近10%甚至超越一成;其余三大平臺也與今年一樣，呈雙位數成長。公司有信心未來五年營收年增率可維持5%至10%水準。
臺積電持股的VIS也同樣信心十足，主要是2K/4K大尺寸電池驅動IC、分離功率元件、電源管理IC等需求旺盛。
不過由于全球經濟和金融環境動蕩，臺積電和VIS對于明年的收入持相對保守態度。
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