隨著科學(xué)技術(shù)不斷的發(fā)展，嵌入式系統(tǒng)應(yīng)用領(lǐng)域越來越廣泛。在產(chǎn)品性能體驗(yàn)上，更多的廠商越來越重視低功耗設(shè)計(jì)，而電路與系統(tǒng)的低功耗設(shè)計(jì)也一直都是電子技術(shù)人員設(shè)計(jì)時(shí)需要考慮的重要因素。特別是最近兩年很火爆的穿戴產(chǎn)品，智能手表等都是鋰電池供電，如果采用同樣容量大小的鋰電池進(jìn)行測(cè)試，不難發(fā)現(xiàn)電子產(chǎn)品低功耗做的好的，工作時(shí)間越長性能越好。

那么如何考慮低功耗設(shè)計(jì)？從大體方向來看，目前的低功耗設(shè)計(jì)主要從芯片設(shè)計(jì)和系統(tǒng)設(shè)計(jì)兩個(gè)方面考慮：

一是隨著半導(dǎo)體工藝的飛速發(fā)展和芯片工作頻率的提高，芯片的功耗迅速增加，而功耗增加又將導(dǎo)致芯片發(fā)熱量的增大和可靠性的下降。因此，功耗已經(jīng)成為深亞微米集成電路設(shè)計(jì)中的一個(gè)重要考慮因素。

二是在嵌入式系統(tǒng)設(shè)計(jì)主要應(yīng)用于便攜式和移動(dòng)性較強(qiáng)的產(chǎn)品中，而這些產(chǎn)品不是一直都有充足的電源供應(yīng)，往往是靠電池來供電，所以設(shè)計(jì)人員從每一個(gè)細(xì)節(jié)來考慮降低功率消耗，從而盡可能地延長電池使用時(shí)間。

事實(shí)上，從全局來考慮低功耗設(shè)計(jì)已經(jīng)成為了一個(gè)越來越迫切的問題。因此，低功耗設(shè)計(jì)排在電子產(chǎn)品設(shè)計(jì)的重要地位。經(jīng)專家認(rèn)真分析總結(jié)，將低功耗設(shè)計(jì)的方法總結(jié)如下：

其一，要明白功耗分為工作時(shí)功耗和待機(jī)時(shí)功耗，工作時(shí)功耗分為全部功能開啟的功耗和部分功能開啟的功耗。對(duì)于一個(gè)電子產(chǎn)品，總功耗為該產(chǎn)品正常工作時(shí)的電壓與電流的乘積，這就是低功耗設(shè)計(jì)的需要注意事項(xiàng)之一。

其二，是模塊工作的選擇控制，一般選擇具有休眠功能的芯片。比如在設(shè)計(jì)一個(gè)系統(tǒng)中，如果某些外部模塊在工作中是不經(jīng)常使用的，可以使其進(jìn)入休眠模式或者在硬件電路設(shè)計(jì)中采用數(shù)字開關(guān)來控制器工作與否，當(dāng)需要使用模塊時(shí)將其喚醒，這樣我們可以在整個(gè)系統(tǒng)進(jìn)入低功耗模式時(shí)，關(guān)閉一些不必要的器件，以起到省電的作用，延長了待機(jī)時(shí)間。

其三，選擇具有省電模式的主控芯片?，F(xiàn)在的主控芯片一般都具有省電模式，通過以往的經(jīng)驗(yàn)可以知道，當(dāng)主控芯片在省電模式條件下，其工作電流往往是正常工作電流的幾分之一，這樣可以大大增強(qiáng)消費(fèi)類產(chǎn)品電池的使用時(shí)間。

其四，功耗的測(cè)試。功耗測(cè)試分為模塊功耗和整機(jī)功耗，模塊功耗需要測(cè)試休眠時(shí)功耗和工作時(shí)功耗。整機(jī)功耗分為最大負(fù)荷工作時(shí)功耗和基本功能時(shí)功耗和休眠時(shí)功耗。

為了使產(chǎn)品更具競爭力，工業(yè)界對(duì)芯片設(shè)計(jì)的要求已從單純追求高性能、小面積轉(zhuǎn)為對(duì)性能、面積、功耗的綜合要求。而微處理器作為數(shù)字系統(tǒng)的核心部件，其低功耗設(shè)計(jì)對(duì)降低整個(gè)系統(tǒng)的功耗具有重要的意義。

關(guān)于FPGA低功耗設(shè)計(jì)，可從兩方面著手：一是算法優(yōu)化; 二是FPGA資源使用效率優(yōu)化。

算法優(yōu)化可分為兩個(gè)層次說明：實(shí)現(xiàn)結(jié)構(gòu)和實(shí)現(xiàn)方法。首先肯定需要設(shè)計(jì)一種最優(yōu)化的算法實(shí)現(xiàn)結(jié)構(gòu)，設(shè)計(jì)一種最優(yōu)化的結(jié)構(gòu)，使資源占用達(dá)到最少，當(dāng)然功耗也能降到最低，但是還需要保證性能，是 FPGA設(shè)計(jì)在面積和速度上都能兼顧;另一個(gè)層面是具體的實(shí)現(xiàn)方法，設(shè)計(jì)中所有吸收功耗的信號(hào)當(dāng)中，時(shí)鐘是罪魁禍?zhǔn)?。雖然時(shí)鐘可能運(yùn)行在 100 MHz，但從該時(shí)鐘派生出的信號(hào)卻通常運(yùn)行在主時(shí)鐘頻率的較小分量。此外，時(shí)鐘的扇出一般也比較高。這兩個(gè)因素顯示，為了降低功耗，應(yīng)當(dāng)認(rèn)真研究時(shí)鐘。

資源使用效率優(yōu)化是介紹一些在使用FPGA內(nèi)部的一些資源如BRAM，DSP48E1時(shí)，可以優(yōu)化功耗的方法。FPGA動(dòng)態(tài)功耗主要體現(xiàn)為存儲(chǔ)器、內(nèi)部邏輯、時(shí)鐘、I/O消耗的功耗。其中存儲(chǔ)器是功耗大戶，如xilinx FPGA中的存儲(chǔ)器單元Block RAM，因此在這邊主要介紹對(duì)BRAM的一些功耗優(yōu)化方法。

如何進(jìn)行低功耗設(shè)計(jì)，大家肯定想到MSP430(＄2.0250)，MSP430的特長就是進(jìn)行低功耗。使用這片芯片，能使得產(chǎn)品的大腦——微控制器的功耗更低。但是，進(jìn)行這樣的處理就能得到低功耗的產(chǎn)品或設(shè)計(jì)了嗎？一個(gè)產(chǎn)品的低功耗設(shè)計(jì)，并不僅僅只是采用一個(gè)低功耗的MCU就能解決的問題。產(chǎn)品的低功耗，不久取決于MCU的低功耗，也取決于低功耗的外圍硬件電路。

一、低功耗系統(tǒng)的電源電路。對(duì)于在電池不同的電壓時(shí)，分別要進(jìn)行升壓或者降壓的電路，可以使用低功耗的升降壓穩(wěn)壓電路，如TI的TPS630(＄1.0688)，可以在1.8V~5.5V電壓范圍內(nèi)，穩(wěn)定地輸出3.3V電壓。當(dāng)然，這種電路比低功耗LDO的功耗要略高，它靜態(tài)功耗為30~50uA。另外，當(dāng)產(chǎn)品不需要一直待機(jī)時(shí)，可以采用受程序控制進(jìn)行斷電的電源開關(guān)電路。讓產(chǎn)品在不使用時(shí)自動(dòng)斷電，從而功耗更低。

二、外部電路的電源管理。采用帶關(guān)斷功能的器件。對(duì)于不需要一直工作的當(dāng)外圍器件，當(dāng)不工作時(shí)，盡量關(guān)斷該部分電源，以達(dá)到更低的功耗。對(duì)某些沒有關(guān)斷管腳的電路，可以采用MOS管、CMOS驅(qū)動(dòng)器等電路實(shí)現(xiàn)電源開關(guān)，對(duì)局部的電路進(jìn)行電源管理。當(dāng)然，如果能采用零功耗的外圍電路就是更理想的了。

三、避免IO口漏電流。當(dāng)外圍電路沒有電源時(shí)，IO口仍然可能會(huì)是潛在的電源輸出。所以當(dāng)外圍電路斷電后，IO狀態(tài)應(yīng)設(shè)置為輸入狀態(tài)或者輸出低電平狀態(tài)，避免漏電流。

四、低功耗的信號(hào)調(diào)理電路。對(duì)于各種傳感器，大量信號(hào)調(diào)理電路被采用。而非常多的經(jīng)典的信號(hào)調(diào)理電路卻并沒有考慮功耗問題。對(duì)于低功耗產(chǎn)品設(shè)計(jì)，應(yīng)該采用低功耗的信號(hào)調(diào)理電路。比如采用低功耗運(yùn)放，TLV2241(＄0.7750)等每運(yùn)放功耗僅1uA。低功耗的同向放大器或反向放大器，低功耗的I/V變換電路，低功耗的儀表放大器等等。

總的來說，低功耗設(shè)計(jì)是物聯(lián)網(wǎng)時(shí)代發(fā)展需求，對(duì)產(chǎn)品性能的提升具有重要的意義。為此，電子發(fā)燒友網(wǎng)舉辦2015第二屆物聯(lián)網(wǎng)大會(huì)，將評(píng)估IoT各領(lǐng)域的商業(yè)機(jī)會(huì)，并關(guān)注IoT重要技術(shù)節(jié)點(diǎn)以及關(guān)鍵創(chuàng)新產(chǎn)品的發(fā)展現(xiàn)狀，探討完善的產(chǎn)品創(chuàng)新解決方案，同時(shí)將針對(duì)業(yè)界面臨的諸多挑戰(zhàn)舉辦專題研討會(huì)，討論物聯(lián)網(wǎng)時(shí)代下各種解決方案以創(chuàng)造IoT長遠(yuǎn)發(fā)展。