作為半導體專業人士，我們對摩爾定律非常熟悉。這一定律由戈登.摩爾提出，其內容為：當價格不變時，集成電路上可容納的元器件的數目，約每隔18-24個月便會增加一倍，性能也將提升一倍。目前看來，如果我們考慮集成電路的復雜性，如果我們采用物理建模和相對理論進行對收縮工藝節點繼續數學分析，摩爾定律可能要更改為：14nm工藝以后，集成電路晶體管密度每經過32個月才能翻一倍。到2019年這或許就會變成現實，其中影響因素有很多，如指數邏輯深度和計算效率，低功耗問題及需求，片上變異，延時，系統級約束，并行性，噪聲邊緣，相聲等。

過去幾年我對此作了觀察和分析，在更低的工藝節點真正的限制是材料特性，原子距離和數據傳輸是由于制造問題而引起。技術轉移可能伴隨集成電路制程變革而發生，可能是由于工藝節點收縮的相關問題，或者系統的分析需求，系統中的數學和數字模型、構架甚至設計水平等。

工程層面真正的瓶頸是規范的復雜性，系統級設計的實現和驗證，甚至收縮的實踐限制是上限定理。根據上限定理，不可能給任何計算機系統同時提供一致性，分區容忍性和可用性。因此SOC的計算效率限制處在系統構架層面。

但是收縮和計算性能的真正限制是空間、能量和時間。如果我們試著理解愛因斯坦的相對論，那么就知道運行的限制和光速有關。載流子的遷移速率由介電常數決定，材料的導電率會真正限制運行商之間的信息傳遞。另一個收縮制程節點的重要限制因素是伴隨著高計算效率的物理集成和并行計算的同步。

器件層面的重要限制因素是：老化、漏電、接口和接觸尺寸以及延遲的變化。所以對于半導體專業真正的具有挑戰性的階段是低于10 nm工藝節點。真正的小型化會面臨挑戰的時代是8nm工藝節點，那個時候設計和工藝流程都可能出現變革。

預計在2019年會有人根據設計和制造中的技術轉移和挑戰改寫摩爾定律，集成電路中三極管的數量密度每隔36或者38個月翻一倍，2019年以后或許會按照這樣的節奏持續十年。

雖然有局限性,但是我們針對設計會變得越來越聰明，復雜SOC創新不斷，讓我們共同期待一個小型化的大時代!